要判讀發送端電氣規格，為什麼不能先抄一個電壓上限？
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PCIe Chapter 20：發射端電氣條件與量測觀點
Tx（Transmitter，發送端）的電氣數值，必須和量測位置、參考時脈、速率及測試圖樣一起讀。這章從 Figure 8-1 的量測路徑開始，再把電壓、等化與抖動接到適用條件。
先把可量到的位置，接回規格的參考點
Figure 8-1 先看三個位置：DUT（Device Under Test，待測元件）的 Tx pin、板上的 Breakout Channel（把訊號引到接頭的通道），以及可供量測的 TP1。TP1 取得的波形包含這段通道的影響，和元件 pin 的波形不同。
再看同圖的 Replica Channel（用來重現引出通道特性的參考通道），以及它兩端的 TP2、TP3。這條通道用來協助建立 TP1 與元件 pin 的對應，並非 Tx 訊號接著流過的第二條串接路徑。§8.3.1.1 要求按所選參數處理參考點；其原則是電壓參數須還原到 pin，除非該處另有規定。
De-embedding 是依通道特性移除量測路徑影響的後處理。它不是從電壓或 jitter（訊號邊緣或脈寬的時間變化）直接減去一個固定數字。§8.3.5.2 還說明，此處理會放大高頻雜訊，因此須遵守適用的頻率與後處理規則。
讀報告時，先找待測元件與 Lane、速率、full／reduced swing、測試圖樣、參考時脈、量測位置及後處理。若報告只有「TP1 量到多少」，就先補足上述條件，再選參數比較。
Base 6.0 §8.3.1 Measurement Setup for Characterizing Transmitters、Figure 8-1 Tx Test Board for Non-Embedded Refclk（p.1318）；§8.3.1.1 Breakout and Replica Channels（pp.1319–1320）；§8.3.5.1–8.3.5.2（pp.1336–1337）。
時脈架構怎麼決定取樣與後處理？
Refclk（Reference Clock，參考時脈）是否由元件內部產生、能否在 DUT pin 量到，以及是否測試 SRIS（使用獨立展頻參考時脈的架構），會改變量測方式。先在 Table 8-5 選欄，再選列，最後才讀交叉儲存格；不要先認定所有 Tx 測試都只取資料波形。
| 本次選用的條件 | Table 8-5 的位置 | 取樣與後處理 |
|---|---|---|
| Non-Embedded Refclk；DUT pin 可取得 Refclk；不測 SRIS | 右欄、第一列 | 1-port measurement，使用 CC CDR 與乾淨的外部 Refclk |
| Embedded Refclk；DUT pin 可取得 Refclk；不測 SRIS | 左欄、第一列 | 2-port measurement，使用 CC CDR、PLL（見註 1）及 10 ns transport delay |
CDR（Clock and Data Recovery，時脈與資料恢復）在這裡是後處理使用的規格模型；CC 表示 Common Clock。第二列的 2-port measurement 同步擷取 Tx 資料與 Tx Refclk，以移除兩者共有的時脈抖動；這項選擇和 D+、D− 是兩根導線不同。PLL（Phase-Locked Loop，鎖相迴路）的特性要依該速率的 Refclk 章節查，transport delay（傳輸延遲）則連到 §8.6.6，不能自行當成零。
若改為 Independent Refclk（IR，獨立參考時脈）模式，§8.3.5.3 規定使用 single-port jitter measurement，並選適合該架構的 model CDR。上表只帶讀 Table 8-5 的兩個指定組合，其餘條件須回完整表核對。DUT 若支援多種 Refclk 模式，也須依規格在各支援模式下測試。
Base 6.0 Figure 8-2 Tx Test board for Embedded Refclk（p.1319）；§8.3.5.3 Independent Refclk Measurement and Post Processing、§8.3.5.4 Embedded and Non-Embedded Refclk Measurement and Post Processing、Table 8-5 Tx Measurement and Post Processing For Different Refclks（p.1338）。
先分清差分、單端與共模，再找電壓限制
先讀 §8.3.2 的定義，再看 Figure 8-3。D+、D− 各自相對參考電位的電壓是單端電壓；兩者相減得到差分電壓，兩者平均則是共模電壓。
VDIFF = VD+ − VD−；VCM = (VD+ + VD−) / 2。峰對峰值（peak-to-peak，以下單位寫作 mVPP）是同一個電壓量的最高值減最低值。Equation 8-1 的 VDIFFp-p = 2 × max|VD+ − VD−| 另有前提：差分擺幅必須對稱。先確認這項前提，才可用乘二的簡式。
Figure 8-3 的用途是把三條曲線放在一起，讓讀者看懂它們的關係。它不是「讀出任一曲線高度，就能直接和 Tx 電壓上限比較」的圖。正式測法還要接 §8.3.3.6 或 §8.3.3.7，再回 Table 8-6 選速率、參數與單位。
Base 6.0 §8.3.2 Voltage Level Definitions、Equations 8-1 VDIFFp-p 與 8-2 VTX-AC-CM-PP（p.1320）；Figure 8-3 Single-ended and Differential Levels（p.1321）。
單端 450 mVPP，為什麼對應差分 900 mVPP？
【模擬資料】以下資料為教學用途建立，不代表特定硬體或平台。觀察待測 Endpoint 的一條 Tx Lane，訊號由 DUT 輸出到 TP1；速率為 5.0 GT/s、full swing（完整擺幅），使用 Non-Embedded Refclk、乾淨外部時脈，且不測 SRIS。依前表採 1-port measurement 與 CC CDR。假設接上適用的 compliance test load，並已完成差分電壓所需的通道還原。
§8.3.3.6 在 2.5／5.0 GT/s 要使用 500 次 Compliance Pattern（符合性測試圖樣），於 0.5 UI 位置取平均 transition eye amplitude（訊號跳變時的眼高）。以下是按此前提整理的理想化代表電壓；只用來說明幅度關係，不模擬邊緣、過衝或雜訊。UI（Unit Interval）是此處的訊號時間單位，0.5 UI 是規定的取樣位置。
| 互補的兩個代表狀態 | D+（mV） | D−（mV） | VDIFF（mV） | VCM（mV） |
|---|---|---|---|---|
| H | 825 | 375 | +450 | 600 |
| L | 375 | 825 | −450 | 600 |
H 狀態下，差分為 825 − 375 = +450 mV；L 狀態則為 375 − 825 = −450 mV。因此差分峰對峰為 +450 − (−450) = 900 mVPP。D+ 自己只在 375 與 825 mV 之間變化，單端峰對峰是 450 mVPP；D− 也相同。兩個狀態的共模都是 600 mV，它是平均電位，不是差分擺幅。
找到參數列之後，還要把 Note 3 接回測法
接著翻到 Table 8-6 的 VTX-DIFF-PP 列，選 5.0 GT/s 欄。這列描述 full swing 的差分峰對峰 Tx voltage swing，範圍是 800–1000 mVPP；旁邊 Note 3 要求回到 §8.3.3.6／§8.3.3.7 核對測法。因此，本例應以 900 mVPP 比較，而非拿 D+ 的 450 mVPP 比較。
在已列明的量測假設下，900 mVPP 落在這一項的範圍內。這個結論只涵蓋本次差分擺幅；Tx 的 jitter、共模雜訊、等化及其他條目仍需各自量測。兩個代表狀態都算出 600 mV，也不足以證明完整波形沒有 AC 共模雜訊。
若量測模式改為 reduced swing（低擺幅），就要讀另一列 VTX-DIFF-PP-LOW。兩列在本版的最大值同為 1000 mVPP，但最小值不同，不能只抄上限而省略輸出模式。
Base 6.0 §8.3.3.6 Method for Measuring VTX-DIFF-PP at 2.5 GT/s and 5.0 GT/s（p.1326）；Table 8-6 Data Rate Dependent Transmitter Parameters 的兩個差分擺幅條目（p.1348）、Note 3（p.1351）。
升速之後，電壓與 Preset 要換哪一套讀法？
2.5／5.0 GT/s 的 Tx equalization 只有 de-emphasis（去加重），測量要依 §8.3.3.1／§8.3.3.4 的 transition（跳變）與 non-transition（未跳變）的平均眼高比值。升到 8.0、16.0、32.0 或 64.0 GT/s 後，改用係數與 preset（預先定義的等化組合）控制，不能把前例兩個代表電壓當成完整 preset 測試。
§8.3.3.7 的擺幅測法要求關閉適用的前後游標等化係數，在 Compliance Pattern 的低頻區段量測：8.0／16.0／32.0 GT/s 使用 64 個零與 64 個一；64.0 GT/s 則使用 64 個 PAM4 level 0 與 64 個 level 3。再依規則選每半週期末端的量測區域，並對 500 次重複取平均。
- PAM4
- Pulse Amplitude Modulation with 4 levels，四階脈衝振幅調變
如果要確認 preset 本身，查 Figure 8-7：一條路徑擷取已等化的輸出，另一條路徑擷取未等化的輸出，再由後處理套用係數重建，找出兩者誤差最小的係數。Table 8-1 適用 8.0／16.0／32.0 GT/s，Table 8-2 適用 64.0 GT/s；它們用比值與容許範圍定義 preset，係數大小也不直接等於輸出電壓大小。
這樣就能接回 Chapter 19：Link 上交換的是設定要求，這裡量的是該設定實際形成的輸出。設定已要求、訓練已結束與電氣條目已通過，仍須分別確認。
Base 6.0 §8.3.3.1–8.3.3.3（pp.1321–1323）；Tables 8-1、8-2（pp.1324–1325）；§8.3.3.4–8.3.3.7、Figure 8-7 Methodology for measuring Tx equalization coefficients and presets（pp.1325–1326）。
量 jitter 時，先用待測項目選圖樣
Jitter（邊緣或脈寬的時間變化）的數值還取決於圖樣、等化與後處理。先讀 §8.3.5 的適用規則，再選 Table 8-6 的參數列；不要把各種 jitter 都縮成同一個數字。
| 速率與待測內容 | §8.3.5 指定的圖樣 | Tx 等化條件 |
|---|---|---|
| 2.5／5.0 GT/s jitter | Compliance Pattern，依規定的 zero-crossing 處理 | 依該速率適用的 de-emphasis 設定 |
| 8.0／16.0 GT/s jitter | Compliance Pattern，依規定的 zero-crossing 處理 | 應選出最低 jitter 的 preset |
| 32.0 GT/s jitter | Jitter Measurement Pattern | 必須無 Tx equalization |
| 64.0 GT/s uncorrelated total jitter 與 deterministic jitter | Jitter Measurement Pattern，涵蓋四階 PAM4 的十二種轉換 | 必須無 Tx equalization |
| 64.0 GT/s uncorrelated total pulse width jitter 與 deterministic pulse width jitter | High Swing Toggle Pattern，量 level 0 與 level 3 的轉換 | 必須無 Tx equalization |
- PAM4
- Pulse Amplitude Modulation with 4 levels，四階脈衝振幅調變
32.0 與 64.0 GT/s 的 Tx jitter 量測，示波器最低頻寬要求為 50 GHz；64.0 GT/s 另建議使用規定的 4th-order Bessel-Thomson filter，於 33 GHz 衰減 3 dB。頻寬要求與濾波建議的規範強度不同，記錄條件時要保留這個差別。
§8.3.5 要求量測某一條 Tx Lane 時，其他 PCIe Lanes 送出 Compliance Pattern，以納入晶片與封裝的串擾；也要求 DUT 啟動正常系統情境會使用的盡可能多的輸出。這比 §8.3.1 的一般量測環境介紹更具體，實際程序要回到當前待測項目的要求。
最後再核對參考點。Table 8-6 中 VTX-AC-CM-PP 與 VTX-AC-CM-PP-filtered 明確註記共模雜訊分析不做 de-embedding，正是「除非另有規定」的例外。它們不是 jitter 參數，也不能直接沿用前例差分擺幅的後處理。報告若只寫「全部還原到 pin」，仍須逐項確認是否符合該列的規則。
Base 6.0 §8.3.5 Tx Jitter Parameters（p.1336）、§8.3.5.1–8.3.5.2（pp.1336–1338）；Table 8-6 共模電壓兩列與註記（p.1350）。此處示範條件選擇，並非完整符合性測試程序。
版本與來源
本章以 PCI Express Base Specification Revision 6.0（6.0-1.0-PUB）為準；所列文件印刷頁碼與 PDF 檢視器頁碼相同。案例已標明理想化電壓與量測假設，並非特定裝置的實測或合規證明。
本章閱讀位置與用途
- §8.3.1、Figures 8-1／8-2（pp.1318–1319）；§8.3.1.1（pp.1319–1320）：量測接點、Breakout／Replica Channel 及參考點。
- §8.3.2 Voltage Level Definitions、Equations 8-1／8-2（p.1320）；Figure 8-3（p.1321）：單端、差分與共模定義。
- §8.3.3 Tx Voltage Parameters 與 §8.3.3.1–8.3.3.7（pp.1321–1326）；Tables 8-1／8-2、Figure 8-7：各速率的擺幅、等化與 preset 測法。
- §8.3.5 Tx Jitter Parameters 及 §8.3.5.1–8.3.5.5（pp.1336–1338）；Table 8-5（p.1338）：圖樣、量測環境、時脈取樣與後處理。PLL 與 transport delay 的完整定義依表內連到相應 Refclk 章節與 §8.6.6，本章不展開其演算法。
- §8.3.6 Data Rate Dependent Parameters、Table 8-6（p.1347 起）：本例使用 p.1348 的差分擺幅列與 p.1351 的 Note 3；p.1350 的 AC 共模條目帶讀不做 de-embedding 的例外。
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